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431千字 字数
2020-02-01 发行日期
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主编推荐语

《本书详解FPGA设计与高级应用》

内容简介

本书共分10章，内容包含可编程逻辑器件原理、Quartus Prime Pro HDL开发流程、IP封装和调用、Quartus Prime Pro块设计流程、Quartus Prime Pro DSE II开发流程、FPGA调试原理及实现、Intel FPGA高级设计方法、部分可重配置原理及实现、高级综合工具原理及应用等内容。

目录

  • 封面
  • 版权信息
  • 内容简介
  • 英特尔FPGA中国创新中心系列丛书组委会
  • 推荐序（一）
  • 推荐序（二）
  • 前言
  • 学习说明 Study Shows
  • 第1章 Intel Cyclone 10 GX FPGA 结构详解
  • 1.1 逻辑阵列块和自适应逻辑块
  • 1.1.1 ALM结构和功能
  • 1.1.2 LUT的工作模式
  • 1.1.3 寄存器和锁存器
  • 1.1.4 LAB的互联架构
  • 1.1.5 分布式存储器
  • 1.2 存储器块
  • 1.2.1 嵌入式存储器块设计指导
  • 1.2.2 存储器块打包模式
  • 1.2.3 地址时钟使能
  • 1.2.4 存储器块异步清除
  • 1.2.5 存储器块纠错码
  • 1.2.6 使用M20K实现RAM
  • 1.3 时钟网络和相位锁相环
  • 1.3.1 时钟网络类型
  • 1.3.2 时钟资源功能
  • 1.3.3 层次化时钟结构
  • 1.3.4 时钟控制块
  • 1.3.5 时钟功耗控制
  • 1.3.6 相位锁相环
  • 1.4 I/O块
  • 1.4.1 I/O组的排列
  • 1.4.2 I/O电气标准
  • 1.4.3 I/O架构和特性
  • 1.4.4 可编程的IOE特性
  • 1.4.5 片上端接
  • 1.4.6 SERDES和DPA
  • 1.5 DSP块
  • 1.5.1 DSP块特性
  • 1.5.2 DSP块资源
  • 1.5.3 DSP块架构
  • 1.5.4 DSP块应用
  • 1.6 外部存储器接口
  • 1.6.1 外部存储器接口特性
  • 1.6.2 外部存储器接口I/O引脚
  • 1.6.3 器件封装支持的存储器接口
  • 1.6.4 外部存储器接口架构
  • 1.7 配置技术
  • 1.7.1 AS配置
  • 1.7.2 PS配置
  • 1.7.3 FPP配置
  • 1.7.4 JTAG配置
  • 1.7.5 配置流程
  • 1.8 电源管理
  • 1.8.1 功耗
  • 1.8.2 可编程电源技术
  • 1.8.3 电源传感线
  • 1.8.4 片上电压传感器
  • 1.8.5 温度传感二极管
  • 1.8.6 上电/断电顺序要求
  • 第2章 Quartus Prime Pro HDL 设计流程
  • 2.1 Quartus Prime Pro及组件的下载、安装和授权
  • 2.1.1 下载Quartus Prime Pro及组件
  • 2.1.2 安装Quartus Prime Pro及组件
  • 2.1.3 授权Quartus Prime Pro及组件
  • 2.2 Quartus Prime Pro功能和特性
  • 2.3 Quartus Prime Pro设计流程
  • 2.3.1 处理流程框架
  • 2.3.2 增量优化的概念
  • 2.3.3 超感知设计流程
  • 2.4 建立新的设计工程
  • 2.5 添加新的设计文件
  • 2.6 设计的分析和综合处理
  • 2.6.1 分析和综合的概念
  • 2.6.2 分析和综合的属性选项
  • 2.6.3 分析和综合的实现
  • 2.6.4 查看分析和综合的结果
  • 2.7 设计的行为级仿真
  • 2.7.1 使用Verilog HDL生成测试向量的仿真
  • 2.7.2 使用波形文件生成测试向量的仿真
  • 2.8 设计的约束
  • 2.8.1 通过GUI指定约束的方法
  • 2.8.2 使用Tcl脚本约束设计的方法
  • 2.8.3 在Assignment Editor中添加约束条件
  • 2.8.4 在Pin Planner中添加约束条件
  • 2.8.5 I/O分配分析
  • 2.8.6 添加简单的时序约束条件
  • 2.9 设计的适配
  • 2.9.1 适配器设置选项
  • 2.9.2 适配的实现
  • 2.9.3 查看适配后的结果
  • 2.10 查看时序分析结果
  • 2.10.1 时序分析的基本概念
  • 2.10.2 时序路径和时钟分析
  • 2.10.3 时钟建立分析
  • 2.10.4 时钟保持分析
  • 2.10.5 恢复和去除分析
  • 2.10.6 多周期路径分析
  • 2.10.7 亚稳态分析
  • 2.10.8 时序悲观
  • 2.10.9 时钟作为数据分析
  • 2.10.10 多角时序分析
  • 2.10.11 时序分析的实现
  • 2.11 功耗分析原理和实现
  • 2.11.1 功耗分析器输入
  • 2.11.2 功耗分析器设置
  • 2.11.3 节点和实体分配
  • 2.11.4 执行功耗分析
  • 2.12 生成编程文件
  • 2.12.1 装配器选项属性设置
  • 2.12.2 可编程文件类型
  • 2.12.3 运行装配器工具
  • 2.12.4 生成PROM文件
  • 2.13 下载设计
  • 2.13.1 下载设计到FPGA
  • 2.13.2 编程串行Flash存储器
  • 第3章 Quartus Prime Pro 块设计流程
  • 3.1 基于块的设计介绍
  • 3.1.1 与块设计有关的术语
  • 3.1.2 设计块重用介绍
  • 3.1.3 基于块的增量编译介绍
  • 3.2 设计方法学介绍
  • 3.2.1 自顶向下设计方法学介绍
  • 3.2.2 自底向上设计方法学介绍
  • 3.2.3 基于团队的设计方法学介绍
  • 3.3 设计分区
  • 3.3.1 为外围IP、时钟和PLL规划分区
  • 3.3.2 设计分区指导
  • 3.3.3 保留和重用分区快照
  • 3.3.4 创建设计分区
  • 3.4 设计分区重用流程
  • 3.4.1 重用核心分区
  • 3.4.2 重用根分区
  • 3.4.3 保留核心实体重新绑定
  • 3.5 增量块设计流程
  • 3.5.1 增量的时序收敛
  • 3.5.2 设计抽象及实现
  • 3.5.3 空分区时钟源保留
  • 3.6 设计块重用和基于块增量编译的组合
  • 3.7 建立基于团队的设计
  • 3.7.1 为基于团队的设计创建一个顶层工程
  • 3.7.2 为工程集成准备一个设计分区
  • 3.8 自底向上的设计考虑
  • 第4章 Quartus Prime Pro 定制IP核设计流程
  • 4.1 Platform Designer工具功能介绍
  • 4.1.1 Platform Designer支持的接口
  • 4.1.2 元件结构
  • 4.1.3 元件文件组织
  • 4.1.4 元件版本
  • 4.1.5 IP元件的设计周期
  • 4.2 调用Platform Designer工具
  • 4.3 创建定制元件IP核
  • 4.3.1 指定IP元件类型
  • 4.3.2 创建/指定用于综合和仿真的HDL文件
  • 4.4 创建通用元件IP核
  • 4.5 对定制元件IP核进行验证
  • 4.6 对通用元件IP核进行验证
  • 4.6.1 添加顶层原理图文件
  • 4.6.2 修改user_define.v文件
  • 4.6.3 添加generic_component_0.v文件
  • 4.7 IP核生成输出（Quartus Prime Pro版本）
  • 第5章 Quartus Prime Pro 命令行脚本设计流程
  • 5.1 工具命令语言
  • 5.2 Quartus Prime Tcl包
  • 5.3 Quartus Prime Tcl API Help
  • 5.3.1 命令行选项
  • 5.3.2 Quartus Prime Tcl控制台窗口
  • 5.4 端到端的设计流程
  • 5.4.1 建立新的设计工程
  • 5.4.2 添加新的设计文件
  • 5.4.3 添加设计约束条件
  • 5.4.4 设计综合
  • 5.4.5 设计适配
  • 5.4.6 设计装配（生成编程文件）
  • 5.4.7 报告
  • 5.4.8 时序分析
  • 5.5 自动脚本执行
  • 5.5.1 执行例子
  • 5.5.2 控制处理
  • 5.5.3 显示消息
  • 5.6 其他脚本
  • 5.6.1 自然总线命名
  • 5.6.2 短选项名字
  • 5.6.3 集合命令
  • 5.6.4 Node Finder命令
  • 5.6.5 get_names命令
  • 5.6.6 post_message命令
  • 5.6.7 访问命令行参数
  • 5.6.8 quartus() Array
  • 5.7 tclsh shell
  • 5.8 Tcl脚本基础知识
  • 5.8.1 Intel FPGA COOL的例子
  • 5.8.2 变量
  • 5.8.3 替换
  • 5.8.4 算术
  • 5.8.5 列表
  • 5.8.6 数组
  • 5.8.7 控制结构
  • 5.8.8 过程（子程序或函数）
  • 5.8.9 文件I/O
  • 第6章 Design Space Explorer II 设计流程
  • 6.1 启动DSE II工具
  • 6.2 DSE II工具介绍
  • 6.2.1 Project页面
  • 6.2.2 Setup页面
  • 6.2.3 Exploration页面
  • 6.2.4 Status页面
  • 6.3 在本地计算机上探索不同的实现策略
  • 6.4 在远程计算机上探索不同的实现策略
  • 6.4.1 创建一个Azure账户
  • 6.4.2 下载PuTTY相关工具
  • 6.4.3 选择Intel FPGA工具
  • 6.4.4 创建和配置虚拟机
  • 6.4.5 配置和启动PuTTY工具
  • 6.4.6 捕获虚拟机上的GUI界面
  • 6.4.7 打开Quartus Prime软件
  • 6.4.8 终止虚拟机
  • 6.4.9 持久存储和数据传输
  • 6.4.10 搭建和配置许可证服务器
  • 6.4.11 连接到许可证服务器
  • 6.4.12 在虚拟机上运行DSE II
  • 第7章 Quartus Prime Pro 系统调试 原理及实现
  • 7.1 系统调试工具概述
  • 7.1.1 系统调试工具组合
  • 7.1.2 用于监视RTL节点的工具
  • 7.1.3 具有激励功能的工具
  • 7.1.4 Virtual JTAG Interface Intel FPGA IP核
  • 7.1.5 系统级调试结构
  • 7.1.6 SLD JTAG桥
  • 7.1.7 部分重配置设计调试
  • 7.2 使用Signal Tap逻辑分析仪的设计调试
  • 7.2.1 软件和硬件要求
  • 7.2.2 Signal Tap逻辑分析仪的特性和优点
  • 7.2.3 Signal Tap逻辑分析仪任务流程概述
  • 7.2.4 创建新的调试工程
  • 7.2.5 添加FIFO IP核
  • 7.2.6 添加顶层设计文件
  • 7.2.7 配置Signal Tap逻辑分析仪
  • 7.2.8 编译设计
  • 7.2.9 编程目标器件或器件
  • 7.2.10 运行逻辑分析仪
  • 7.2.11 查看、分析和使用捕获的数据
  • 7.3 使用Signal Probe的快速设计验证
  • 7.4 使用外部逻辑分析仪的系统内调试
  • 7.4.1 选择逻辑分析仪
  • 7.4.2 为逻辑分析仪接口定义参数
  • 7.4.3 将LAI文件引脚映射到可用的I/O引脚
  • 7.4.4 将内部信号映射到LAI组
  • 7.4.5 编译Quartus Prime工程
  • 7.4.6 使用LAI编程Intel支持的器件
  • 7.4.7 运行时控制活动的组
  • 7.5 系统内修改存储器和常量
  • 7.5.1 用系统内存储器内容编辑器调试设计
  • 7.5.2 使能运行时修改设计中的实例
  • 7.5.3 用系统内存储器内容编辑器编程器件
  • 7.5.4 将存储器实例加载到ISMCE
  • 7.5.5 监视存储器中的位置
  • 7.5.6 使用“Hex Editor”窗口编辑存储器内容
  • 7.5.7 导入和导出存储器文件
  • 7.6 使用系统内源和探针的设计调试
  • 7.6.1 系统内源和探针的设计流程概述
  • 7.6.2 例化In-System Sources＆Probes IP核
  • 7.6.3 编译设计
  • 7.6.4 运行系统内源和探针编辑器
  • 7.6.5 用JTAG Chain Configuration编程器件
  • 7.6.6 “Instance Manager：”窗口
  • 7.6.7 In-System Sources and Probes Editor主界面
  • 7.6.8 In-System Sources and Probes Editor的Tcl命令
  • 第8章 Quartus Prime Pro 时序和物理约束原理及实现
  • 8.1 SDC文件的高级特性
  • 8.1.1 使用实体绑定的SDC文件
  • 8.1.2 实体绑定的约束范围
  • 8.1.3 实体绑定的约束实例
  • 8.2 创建时钟和时钟约束
  • 8.2.1 基本时钟
  • 8.2.2 虚拟时钟
  • 8.2.3 生成时钟
  • 8.2.4 推导PLL时钟
  • 8.2.5 创建时钟组
  • 8.2.6 时钟效应特性
  • 8.3 创建I/O约束
  • 8.3.1 设置输入延迟（set_input_delay）
  • 8.3.2 设置输出延迟（set_output_delay）
  • 8.4 创建偏移和延迟约束
  • 8.4.1 高级I/O时序和板布线模型延迟
  • 8.4.2 设置最大偏移（set_max_skew）
  • 8.4.3 设置网络延迟（set_net_delay）
  • 8.4.4 创建时序例外（异常）
  • 8.4.5 多周期例外的实例
  • 8.4.6 延迟注解
  • 8.4.7 约束设计分区端口
  • 8.5 使用适配器过约束
  • 8.6 接口规划工具原理及应用
  • 8.6.1 接口规划概述
  • 8.6.2 建立新的设计工程
  • 8.6.3 添加并配置外部存储器接口IP核
  • 8.6.4 添加Avalon MMM BFM IP核
  • 8.6.5 在顶层文件中例化IP核
  • 8.6.6 初始化Interface Planner
  • 8.6.7 用工程分配更新计划
  • 8.6.8 规划外围布局
  • 8.6.9 报告布局数据
  • 8.6.10 验证和导出规划约束
  • 第9章 Quartus Prime Pro 中 HDL 高级设计方法
  • 9.1 综合支持的HDL语言
  • 9.1.1 Verilog和SystemVerilog综合支持
  • 9.1.2 VHDL综合支持
  • 9.2 HDL支持的综合属性和命令
  • 9.2.1 Verilog HDL综合属性和命令
  • 9.2.2 VHDL综合属性和命令
  • 9.3 底层原语的使用
  • 9.3.1 底层I/O原语
  • 9.3.2 底层逻辑原语
  • 第10章 Quartus Prime Pro 部分可重配置原理及实现
  • 10.1 部分可重配置基本概念
  • 10.1.1 部分可重配置术语
  • 10.1.2 部分可重配置过程序列
  • 10.1.3 内部主设备部分可重配置
  • 10.1.4 外部主设备部分可重配置
  • 10.1.5 部分可重配置设计注意事项
  • 10.2 部分可重配置基本流程的实现
  • 10.2.1 建立新的设计工程
  • 10.2.2 添加设计文件
  • 10.2.3 创建设计分区
  • 10.2.4 为PR分区分配布局和布线区域
  • 10.2.5 添加部分可重配置控制器IP核
  • 10.2.6 定义角色
  • 10.2.7 创建修订版
  • 10.2.8 编译基本修订版本
  • 10.2.9 准备PR实现修订版
  • 10.2.10 编程器件
  • 10.3 层次化部分可重配置流程的实现
  • 10.3.1 建立新的设计工程
  • 10.3.2 添加设计文件
  • 10.3.3 创建设计分区
  • 10.3.4 为PR分区分配布局和布线区域
  • 10.3.5 添加部分可重配置控制器IP核
  • 10.3.6 定义角色
  • 10.3.7 创建修订版
  • 10.3.8 编译基本修订版本
  • 10.3.9 为父PR分区准备PR实现修订版
  • 10.3.10 为子PR分区准备PR实现修订版
  • 10.3.11 编程器件
  • 第11章 Intel 高级综合工具原理及实现方法
  • 11.1 高级综合工具概论
  • 11.1.1 高级综合工具的优势
  • 11.1.2 高级综合工具运行要求
  • 11.1.3 高级综合工具的简要流程
  • 11.1.4 HLS与OpenCL
  • 11.1.5 高级综合工具编译器细节
  • 11.2 高级综合工具基本流程的实现
  • 11.2.1 构建C++模型和测试平台
  • 11.2.2 C和C++库
  • 11.2.3 设置高级综合编译器
  • 11.2.4 运行高级综合编译器
  • 11.2.5 查看高级设计报告
  • 11.2.6 查看元件RTL仿真波形
  • 11.3 任意精度数据类型及优化
  • 11.3.1 元件中声明ac_int数据类型
  • 11.3.2 调试ac_int数据类型的使用
  • 11.3.3 元件中声明ac_fixed数据类型
  • 11.3.4 浮点编译优化
  • 11.4 元件接口
  • 11.4.1 元件调用接口
  • 11.4.2 Avalon流接口
  • 11.4.3 Avalon存储器映射的主接口
  • 11.4.4 Avlaon存储器映射的从接口
  • 11.4.5 元件调用接口参数
  • 11.4.6 不稳定和稳定元件参数
  • 11.4.7 全局变量
  • 11.4.8 元件接口的结构体
  • 11.4.9 复位行为
  • 11.5 元件中的本地变量（存储器属性）
  • 11.5.1 编译器元件存储器属性
  • 11.5.2 静态变量
  • 11.6 元件中的循环
  • 11.6.1 循环启动间隔（ii编译指示）
  • 11.6.2 循环携带的依赖性（ivdep编译指示）
  • 11.6.3 循环合并（loop_coalesce编译指示）
  • 11.6.4 循环展开（unroll编译指示）
  • 11.6.5 循环并发（max_concurrency编译指示）
  • 11.7 元件并发性
  • 11.7.1 存储空间或I/O的串行等效
  • 11.7.2 并行性控制
  • 附录A C10-EDP-1 硬件开发平台原理图
  • 附录B USB-Blaster 下载器驱动故障排除方法
  • 反侵权盗版声明
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出版方

电子工业出版社

电子工业出版社成立于1982年10月，是国务院独资、工信部直属的中央级科技与教育出版社，是专业的信息技术知识集成和服务提供商。经过三十多年的建设与发展，已成为一家以科技和教育出版、期刊、网络、行业支撑服务、数字出版、软件研发、软科学研究、职业培训和教育为核心业务的现代知识服务集团。出版物内容涵盖了电子信息技术的各个分支及工业技术、经济管理、科普与少儿、社科人文等领域，综合出版能力位居全国出版行业前列。