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341千字 字数
2019-06-01 发行日期
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主编推荐语

本书基于Xilinx Vivado 2018平台，详细介绍数字系统设计、数模混合设计及嵌入式系统设计方法。

内容简介

本书以Xilinx公司Vivado 2018集成开发环境作为复杂数字系统设计的平台，以基础的数字逻辑和数字电路知识为起点，以Xilinx 7系列可编程逻辑器件和Verilog HDL为载体，详细介绍了数字系统中基本逻辑单元RTL描述方法。在此基础上，实现了复杂数字系统设计、数模混合系统设计和基于Cortex-M1处理器软核的片上嵌入式系统设计。全书共分10章，主要内容包括数字逻辑基础、数字逻辑电路、可编程逻辑器件原理、Vivado集成开发环境设计流程、Verilog HDL语言规范、基本数字逻辑单元Verilog HDL描述、复杂数字系统设计和实现、数模混合系统设计、片上嵌入式系统的构建和实现以及图像采集和处理系统的构建和实现。

目录

  • 封面
  • 扉页
  • 版权信息
  • 学习说明
  • 前言
  • 目录
  • 第1章 数字逻辑基础
  • 1.1 数字逻辑的发展史
  • 1.2 SPICE仿真工具基础
  • 1.2.1 SPICE的分析功能
  • 1.2.2 SPICE的分析流程
  • 1.3 开关系统
  • 1.3.1 0和1的概念
  • 1.3.2 开关系统的优势
  • 1.3.3 晶体管作为开关
  • 1.3.4 半导体物理器件
  • 1.3.5 半导体逻辑电路
  • 1.3.6 逻辑电路符号
  • 1.4 半导体数字集成电路
  • 1.4.1 集成电路发展
  • 1.4.2 集成电路构成
  • 1.4.3 集成电路版图
  • 1.5 基本逻辑门及特性
  • 1.5.1 基本逻辑门
  • 1.5.2 基本逻辑门集成电路
  • 1.5.3 逻辑门电路的传输特性
  • 1.5.4 不同逻辑门的连接
  • 1.6 逻辑代数理论
  • 1.6.1 逻辑代数中的运算关系
  • 1.6.2 逻辑函数表达式
  • 1.7 逻辑表达式的化简
  • 1.7.1 使用运算律化简逻辑表达式
  • 1.7.2 使用卡诺图化简逻辑表达式
  • 1.7.3 不完全指定逻辑功能的化简
  • 1.7.4 输入变量的卡诺图表示
  • 1.8 毛刺产生及消除
  • 1.9 数字码制表示和转换
  • 1.9.1 数字码制表示
  • 1.9.2 数字码制转换
  • 第2章 数字逻辑电路
  • 2.1 组合逻辑电路
  • 2.1.1 编码器
  • 2.1.2 译码器
  • 2.1.3 码转换器
  • 2.1.4 多路选择器
  • 2.1.5 数字比较器
  • 2.1.6 加法器
  • 2.1.7 减法器
  • 2.1.8 加法器／减法器
  • 2.1.9 乘法器
  • 2.2 时序逻辑电路
  • 2.2.1 时序逻辑电路类型
  • 2.2.2 时序逻辑电路特点
  • 2.2.3 基本SR锁存器
  • 2.2.4 同步SR锁存器
  • 2.2.5 D锁存器
  • 2.2.6 D触发器
  • 2.2.7 其他触发器
  • 2.2.8 普通寄存器
  • 2.2.9 移位寄存器
  • 2.3 存储器
  • 2.3.1 存储器的分类
  • 2.3.2 存储器工作原理
  • 2.3.3 易失性存储器
  • 2.3.4 非易失性存储器
  • 2.4 有限状态机
  • 2.4.1 有限状态机的原理
  • 2.4.2 状态图表示及实现
  • 2.4.3 三位计数器的设计与实现
  • 第3章 可编程逻辑器件原理
  • 3.1 可编程逻辑器件发展历史
  • 3.2 可编程逻辑器件工艺
  • 3.3 可编程逻辑器件结构
  • 3.3.1 PROM结构
  • 3.3.2 PAL结构
  • 3.3.3 PLA结构
  • 3.4 复杂可编程逻辑器件结构
  • 3.4.1 功能块
  • 3.4.2 宏单元
  • 3.4.3 快速连接开关阵列
  • 3.4.4 输入／输出块
  • 3.5 现场可编程门阵列结构
  • 3.5.1 查找表结构原理
  • 3.5.2 可配置的逻辑块
  • 3.5.3 时钟管理资源
  • 3.5.4 块存储器资源
  • 3.5.5 互联资源
  • 3.5.6 DSP切片
  • 3.5.7 输入／输出块
  • 3.5.8 XADC模块
  • 3.6 Xilinx 7系列FPGA产品
  • 第4章 Vivado集成开发环境设计流程
  • 4.1 Vivado集成开发环境
  • 4.2 创建新的设计工程
  • 4.3 创建并添加一个新的设计文件
  • 4.4 详细描述
  • 4.4.1 详细描述的原理
  • 4.4.2 详细描述的实现过程
  • 4.5 设计行为级仿真
  • 4.6 设计综合和分析
  • 4.6.1 综合过程的关键问题
  • 4.6.2 执行设计综合
  • 4.6.3 查看综合报告
  • 4.7 约束文件对话框
  • 4.7.1 约束文件
  • 4.7.2 I／O规划器的功能
  • 4.7.3 实现约束
  • 4.8 设计实现和分析
  • 4.8.1 设计实现原理
  • 4.8.2 设计实现及分析
  • 4.9 设计时序仿真
  • 4.10 生成并下载比特流文件
  • 4.10.1 FPGA配置原理
  • 4.10.2 生成比特流文件
  • 4.10.3 下载比特流文件
  • 4.11 生成并烧写PROM文件
  • 第5章 Verilog HDL规范
  • 5.1 Verilog HDL发展
  • 5.2 Verilog HDL程序结构
  • 5.2.1 模块声明
  • 5.2.2 模块端口定义
  • 5.2.3 逻辑功能定义
  • 5.3 Verilog HDL描述方式
  • 5.3.1 行为级描述
  • 5.3.2 数据流描述
  • 5.3.3 结构级描述
  • 5.3.4 开关级描述
  • 5.4 Verilog HDL要素
  • 5.4.1 注释
  • 5.4.2 间隔符
  • 5.4.3 标识符
  • 5.4.4 关键字
  • 5.4.5 系统任务和函数
  • 5.4.6 编译器指令
  • 5.4.7 运算符
  • 5.4.8 数字
  • 5.4.9 字符串
  • 5.4.10 属性
  • 5.5 Verilog HDL数据类型
  • 5.5.1 值的集合
  • 5.5.2 网络和变量
  • 5.5.3 向量
  • 5.5.4 强度
  • 5.5.5 隐含声明
  • 5.5.6 网络类型
  • 5.5.7 寄存器类型
  • 5.5.8 整型、实数型、时间型和实时时间
  • 5.5.9 数组
  • 5.5.10 参数
  • 5.5.11 Verilog HDL名字空间
  • 5.6 Verilog HDL表达式
  • 5.6.1 操作符
  • 5.6.2 操作数
  • 5.6.3 延迟表达式
  • 5.6.4 表达式的位宽
  • 5.6.5 有符号表达式
  • 5.6.6 分配和截断
  • 5.7 Verilog HDL分配
  • 5.7.1 连续分配
  • 5.7.2 过程分配
  • 5.8 Verilog HDL门级和开关级描述
  • 5.8.1 门和开关声明
  • 5.8.2 逻辑门
  • 5.8.3 输出门
  • 5.8.4 三态门
  • 5.8.5 MOS开关
  • 5.8.6 双向传输开关
  • 5.8.7 CMOS开关
  • 5.8.8 pull门
  • 5.9 Verilog HDL用户自定义原语
  • 5.9.1 UDP定义
  • 5.9.2 组合电路UDP
  • 5.9.3 电平触发的时序UDP
  • 5.9.4 边沿触发的时序UDP
  • 5.9.5 边沿和电平触发的混合行为
  • 5.10 Verilog HDL行为描述语句
  • 5.10.1 过程语句
  • 5.10.2 过程连续分配
  • 5.10.3 条件语句
  • 5.10.4 case语句
  • 5.10.5 循环语句
  • 5.10.6 过程时序控制
  • 5.10.7 语句块
  • 5.10.8 结构化的过程
  • 5.11 Verilog HDL任务和函数
  • 5.11.1 任务和函数的区别
  • 5.11.2 定义和使能任务
  • 5.11.3 禁止命名的块和任务
  • 5.11.4 声明和调用函数
  • 5.12 Verilog HDL层次化结构
  • 5.12.1 模块和模块例化
  • 5.12.2 覆盖模块参数值
  • 5.12.3 端口
  • 5.12.4 生成结构
  • 5.12.5 层次化的名字
  • 5.12.6 向上名字引用
  • 5.12.7 范围规则
  • 5.13 Verilog HDL设计配置
  • 5.13.1 配置格式
  • 5.13.2 库
  • 5.13.3 配置例子
  • 5.14 Verilog HDL指定块
  • 5.14.1 模块路径声明
  • 5.14.2 为路径分配延迟
  • 5.14.3 混合模块路径延迟和分布式延迟
  • 5.14.4 驱动布线逻辑
  • 5.14.5 脉冲过滤行为的控制
  • 5.15 Verilog HDL时序检查
  • 5.15.1 使用一个稳定窗口检查时序
  • 5.15.2 时钟和控制信号的时序检查
  • 5.15.3 边沿控制标识符
  • 5.15.4 提示符：用户定义对时序冲突的响应
  • 5.15.5 使能带有条件的时序检查
  • 5.15.6 时序检查中的矢量信号
  • 5.15.7 负时序检查
  • 5.16 Verilog HDL SDF逆向注解
  • 5.16.1 SDF注解器
  • 5.16.2 映射SDF结构到Verilog
  • 5.16.3 多个注解
  • 5.16.4 多个SDF文件
  • 5.16.5 脉冲限制注解
  • 5.16.6 SDF到Verilog延迟值映射
  • 5.17 Verilog HDL系统任务和函数
  • 5.17.1 显示任务
  • 5.17.2 文件I／O任务和函数
  • 5.17.3 时间标度任务
  • 5.17.4 仿真控制任务
  • 5.17.5 随机分析任务
  • 5.17.6 仿真时间函数
  • 5.17.7 转换函数
  • 5.17.8 概率分布函数
  • 5.17.9 命令行输入
  • 5.17.10 数学函数
  • 5.18 Verilog HDL的VCD文件
  • 5.18.1 Vivado创建四态VCD文件
  • 5.18.2 Verilog源创建四态VCD文件
  • 5.18.3 四态VCD文件格式
  • 5.19 Verilog HDL编译器指令
  • 5.19.1 ˋcelldefine和ˋendcelldefine
  • 5.19.2 ˋdefault nettype
  • 5.19.3 ˋdefine和ˋundef
  • 5.19.4 ˋifdef、ˋelse、ˋelsif、ˋendif、ˋifndef
  • 5.19.5 ˋinclude
  • 5.19.6 ˋresetall
  • 5.19.7 ˋline
  • 5.19.8 ˋtimescale
  • 5.19.9 ˋunconnected_drive和ˋnounconnected_drive
  • 5.19.10 ˋpragma
  • 5.19.11 ˋbegin keywords和ˋend keyword
  • 5.20 Verilog HDL（IEEE 1364—2005）关键字列表
  • 第6章 基本数字逻辑单元Verilog HDL描述
  • 6.1 组合逻辑电路Verilog HDL描述
  • 6.1.1 逻辑门Verilog HDL描述
  • 6.1.2 编码器Verilog HDL描述
  • 6.1.3 译码器Verilog HDL描述
  • 6.1.4 多路选择器Verilog HDL描述
  • 6.1.5 数字比较器Verilog HDL描述
  • 6.1.6 总线缓冲器Verilog HDL描述
  • 6.2 数据运算操作Verilog HDL描述
  • 6.2.1 加法操作Verilog HDL描述
  • 6.2.2 减法操作Verilog HDL描述
  • 6.2.3 乘法操作Verilog HDL描述
  • 6.2.4 除法操作Verilog HDL描述
  • 6.2.5 算术逻辑单元Verilog HDL描述
  • 6.3 时序逻辑电路Verilog HDL描述
  • 6.3.1 触发器和锁存器Verilog HDL描述
  • 6.3.2 计数器Verilog HDL描述
  • 6.3.3 移位寄存器Verilog HDL描述
  • 6.3.4 脉冲宽度调制Verilog HDL描述
  • 6.4 存储器Verilog HDL描述
  • 6.4.1 ROM的Verilog HDL描述
  • 6.4.2 RAM的Verilog HDL描述
  • 6.5 有限自动状态机Verilog HDL描述
  • 6.5.1 FSM设计原理
  • 6.5.2 FSM的应用——序列检测器的实现
  • 6.5.3 FSM的应用——交通灯的实现
  • 6.6 算法状态机Verilog HDL描述
  • 6.6.1 算法状态机原理
  • 6.6.2 ASM到Verilog HDL的转换
  • 第7章 复杂数字系统设计和实现
  • 7.1 设计所用外设的原理
  • 7.1.1 LED驱动原理
  • 7.1.2 开关驱动原理
  • 7.1.3 七段数码管驱动原理
  • 7.1.4 VGA显示器原理
  • 7.1.5 通用异步接收发送器原理
  • 7.2 系统中各个模块的功能
  • 7.3 创建新的设计工程
  • 7.4 Verilog HDL数字系统设计流程
  • 7.4.1 创建divclk1.v文件
  • 7.4.2 创建divclk2.v文件
  • 7.4.3 创建divclk3.v文件
  • 7.4.4 创建divclk4.v文件
  • 7.4.5 创建pwm led.v文件
  • 7.4.6 创建counter4b.v文件
  • 7.4.7 创建seg7display.v文件
  • 7.4.8 创建uart.v文件
  • 7.4.9 创建显示处理文件
  • 7.4.10 创建top.v文件
  • 7.5 添加XDC约束
  • 7.6 设计下载和验证
  • 第8章 数模混合系统设计
  • 8.1 信号采集和处理的实现
  • 8.1.1 XADC模块原理
  • 8.1.2 XADC原语
  • 8.1.3 1602字符LCD模块原理
  • 8.1.4 信号采集、处理和显示的实现
  • 8.2 信号发生器的实现
  • 8.2.1 DAC工作原理
  • 8.2.2 函数信号产生原理
  • 8.2.3 设计实现
  • 第9章 片上嵌入式系统的构建和实现
  • 9.1 ARM AMBA规范
  • 9.2 Cortex-M1内部结构和功能
  • 9.2.1 处理器内核及寄存器组
  • 9.2.2 Cortex-M1存储空间及映射
  • 9.2.3 系统控制寄存器
  • 9.2.4 内核存储器接口
  • 9.2.5 嵌套向量中断控制器
  • 9.2.6 总线主设备
  • 9.2.7 AHB-PPB
  • 9.2.8 调试
  • 9.3 Cortex-M1系统时钟和复位
  • 9.4 Cortex-M1嵌入式系统硬件设计
  • 9.4.1 建立新的嵌入式设计工程
  • 9.4.2 定制七段数码管IP核
  • 9.4.3 定制按键消抖IP核
  • 9.4.4 设置IP核路径
  • 9.4.5 连接IP构建嵌入式系统硬件
  • 9.4.6 对块设计进行预处理
  • 9.5 Cortex-M1指令系统
  • 9.5.1 Thumb指令集
  • 9.5.2 汇编语言格式
  • 9.5.3 寄存器访问指令——MOVE
  • 9.5.4 寄存器访问指令——LOAD
  • 9.5.5 存储器访问指令——STORE
  • 9.5.6 多个数据访问指令
  • 9.5.7 堆栈访问指令
  • 9.5.8 算术运算指令
  • 9.5.9 逻辑操作指令
  • 9.5.10 移位操作指令
  • 9.5.11 逆序操作指令
  • 9.5.12 扩展操作指令
  • 9.5.13 程序流控制指令
  • 9.5.14 存储器屏障指令
  • 9.5.15 异常相关指令
  • 9.5.16 休眠相关的指令
  • 9.5.17 其他指令
  • 9.6 Cortex-M1嵌入式系统软件设计
  • 9.6.1 建立嵌入式软件工程
  • 9.6.2 设置选项
  • 9.6.3 添加汇编文件
  • 9.6.4 添加头文件
  • 9.6.5 添加主文件
  • 9.6.6 生成HEX文件
  • 9.7 处理并验证设计
  • 第10章 图像采集、处理系统的构建和实现
  • 10.1 图像传感器的原理和驱动
  • 10.1.1 传感器结构和功能
  • 10.1.2 传感器引脚功能定义
  • 10.1.3 SCCB接口驱动时序
  • 10.1.4 SCCB接口驱动的实现
  • 10.2 Sobel算子基本原理和实现方法
  • 10.3 RGB444数据捕获原理及实现
  • 10.4 系统整体结构和子模块设计
  • 10.4.1 Vivado中的系统整体结构
  • 10.4.2 时钟发生器的配置
  • 10.4.3 片内RAM模块的配置
  • 10.4.4 VGA驱动模块
  • 10.4.5 行缓存模块
  • 反侵权盗版声明
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出版方

电子工业出版社

电子工业出版社成立于1982年10月，是国务院独资、工信部直属的中央级科技与教育出版社，是专业的信息技术知识集成和服务提供商。经过三十多年的建设与发展，已成为一家以科技和教育出版、期刊、网络、行业支撑服务、数字出版、软件研发、软科学研究、职业培训和教育为核心业务的现代知识服务集团。出版物内容涵盖了电子信息技术的各个分支及工业技术、经济管理、科普与少儿、社科人文等领域，综合出版能力位居全国出版行业前列。